|
集成电路 |
|
| 按行业筛选 |
|
|
| 按产品筛选 |
|
|
| |
本产品全部新闻
|
|
|
|
|
Cadence Encounter数字技术力助Ambarella 32纳米低功耗SoC设计 |
|
| http://cn.newmaker.com
7/10/2012 4:38:00 PM
佳工机电网
|
|
Cadence设计系统公司日前宣布消费类摄像机与电视广播的低功耗高清视频压缩及图像处理解决方案领先供应商Ambarella通过使用最新的Cadence Encounter RTL-to-GDSII流程，在最近的32纳米千兆赫SoC设计上实现了功耗、性能与面积的大幅改良。比起过去的Cadence技术，使用最新的Encounter 11.1版本技术，在设计编码/转码SoC时，Ambarella在性能方面提升了15%，功耗则是降低了6.4%。
“完整的Cadence Encounter RTL-to-GDSII流程帮助我们一款复杂的32纳米SoC设计成功流片，并且在功耗、性能和面积上实现了明显而意义深远的改进，”Ambarella VLSI工程部副总裁Chan Lee说，“仅时钟同步优化(CCOpt)技术就帮助我们节省了数周的人力时间，可以同时进行时钟和数据路径的优化，同时在功耗、性能和面积上仍有卓越表现。”
Ambarella 可以使用RTL Compiler的全局合成法为功耗、性能与面积进行初级网表的同步优化，它能有预见性地交接给EDI系统实现。EDI系统内部的新型GigaOpt优化引擎通过多CPU的处理，能比传统优化引擎更快得出结果。此外，CCOpt技术的时钟树合成同时结合了逻辑/物理的优化，实现更大的功耗、性能与面积改良。加上与最终签收工具QRC Extraction和Encounter Timing System 的配合，CCOpt时序优化在消除时序相关ECO，改善流片时间方面的优势得以全面最大化体现。
“Cadence致力于业界的技术领先地位，以及与晶圆厂和IP供应商的深入合作，帮助诸如Ambarella等客户在竞争非常激烈的市场中获得成功，”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说，“Encounter RTL-to-GDSII流程与很多最新尖端技术一样，帮助Ambarella及时推出高质量产品。”
|
对 集成电路 有何见解？请到 集成电路论坛 畅所欲言吧！
|
