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EDA行业两巨头就高速互连建模标准各执词 |
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| http://cn.newmaker.com
10/24/2006 4:29:00 PM
佳工机电网
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由于仿真芯片的高速互连还缺乏统一标准，因此当芯片互连速率达到5Gbps或更高时，所引发的各种有关竞争的问题也在不断升级。近日，Cadence Design Systems和Mentor Graphics就为了使各自的方案赢得支持而陷入了这样的竞争中。
两家公司的提案目前双双摆在IBIS宏模型库工作小组(IBIS Macromodeling Library Task Group)的桌面上，但迄今为止，双方都无法证明自己有明显的胜出优势。
“我们需要新一代的EDA工具来进行串行连接设计。建模是一个尤其棘手的问题，而且一直都没有得到解决。”Todd Westerhoff表示。Westerhoff在思科系统公司路由器部门领导一个高速信号完整性小组。
尽管Mentor Graphics公司一位高速设计架构师表示，现有工具将能够解决这些问题，但是所有人都认为，这些问题确实非常复杂。
业界目前正在迅速转移，利用各种高速串行接口来连接芯片、板卡和系统。但是在3.125－6Gbps速率之间，高速信号却面临困境。芯片制造商必须求助于一些日益复杂的技术，例如使用发射预加重和接收器均衡等来发送和恢复时钟和信号。
当采用上述技术时，利用示波器上“眼图模型”的传统测试方法将不再奏效。此外，如果为了测试芯片到芯片的连接而必须对百万位流量进行仿真，那么传统的晶体管级Spice模型也不再有用武之地。正因如此，芯片制造商开始利用C或Matlab语言自行开发环境来生成芯片模型，而OEM则可以利用这些模型进行系统仿真。
“如果你只使用一个供应商的产品，这种模式毫无问题。但是现在所有芯片供应商各自都有与其芯片模型相捆绑的工具和环境，它们相互之间无法协同，而且与传统的Spice或IBIS建模工具之间也没有互操作性。”Westerhoff指出。
随着信号速度的提升，这种情况只会变得更加糟糕。芯片制造商期望采用一套甚至更复杂的标准组以及专有的信号调制和滤除技术，以便在不同的PCB和连线上测试出不同结果。但如果他们真这样做的话，显示在示波器上的“眼图模型”只会是一只闭着的眼睛。
“那样的话你什么都测不到。这正是我们想要解决的问题。”Westerhoff表示，“它超出了任何人曾在信号完整性方面所做的工作。”
目前，面对模型中远远超出期望范围的不确定性，设计师只有忍受。而随着速度增加，他们可能必须搭建板级原型来测量互连，但这样做不仅会导致成本的增加，还影响了上市时间。
孰优孰劣？
理想的目标是一个适用于高速设计的独立仿真方案，能够对芯片信号和由板内走线或板间连线细微差别造成的影响进行充分建模。这种方案应该很容易就获得芯片或EDA供应商的支持，当然它同时还要保护专有芯片IP。
近日，Cadence和IBM联手向IBIS宏模型库工作小组提出了一个新的想法，即为高速信号建模创建一个开放应用编程接口(API)。TI也已经表示支持这一想法。
Cadence已经推出了其带新算法建模能力的PCD SI GXL工具升级版，新版本使用新的API，能在1小时内对1千万位的流量进行仿真。Cadence目前正与两家芯片制造商以及一家系统公司的3个设计小组对该方法进行测试。
“我们尝试用真实模型来发现API可能存在的问题，并根据芯片和系统公司的需要对其进行扩充。”Cadence公司PCB部门产品营销总监Hemant Shah表示。
Cadence在尝试对复杂建模采用一种自上而下的方法，让芯片制造商以动态连接库(DLL)的形式生成算法，而且该算法可被插入任一款适合的仿真器中。用户可以增加多种抖动特性以及时钟恢复机制，并可通过任意加密标准保护IP。
根据Cadence的演示，该方法采用了以下几个步骤：首先，仿真器尝试对用来定义电路的走线或连线进行表征；随后，仿真器向发送器发出脉冲响应并测量反馈；修改后的脉冲响应再度被发送给接收器，再次测量变化；接着，程序进行逐位仿真，并向接收器DLL发送最终波形。
“就我们所知，有一些EDA公司可以将该API插入其产品中，他们的架构非常适合此方法。”Cadence的Shah表示。
但Cadence在PCB设计工具方面的头号对手Mentor Graphics否决了新API的提法，并且仍然坚持采用其现有PCB设计工具中所支持的VHDL-AMS模型。在2004年的时候，Mentor Graphics在其ICX V3.0仿真工具中首次推出了对VHDL-AMS的支持。
“如果我们打算支持C语言建模，那么我们更希望看到类似面向SystemC 的IEEE 1666标准，而不是一种新的专有方法。”Mentor Graphics高速设计架构师Ian Dodd表示。Dodd在IBIS宏模型库工作小组内一直很活跃。
“我不认为我们一定需要新的EDA工具。”Dodd说，“仅仅是从芯片供应商那里得到IBIS模型都已经够难的了，如果还想按Cadence提案所要求的那样，指望他们为每种设计环境编译芯片模型，那更加不现实。”
但Mentor Graphics方案的一个缺憾是除了它自己和安捷伦外，目前还没有主流公司在其高速设计工具中支持VHDL-AMS语言。Cadence则声称VHDL-AMS完全不能承担对判定反馈均衡等复杂功能的建模。
“AMS有其自己的位置，但通过与IBM和TI合作，我们发现在6Gb或更高速率，AMS就无法胜任了。我们的意思是在一定范围内可以使用AMS，超出这个范围时，我们就需要一个算法仿真器。”Cadence的Shah认为，“AMS不是为算法建模设计的，也不适合这个方向。”
“事实并非如此。”Dodd争辩道，“正如前不久刚刚定义的，AMS有能力承担几乎任何工作，甚至包括机械和管道设计。它非常灵活。”
Dodd指出，部分IBIS宏模型库工作小组的成员使用Verilog数字工具生成自己的5Gb以上串行/解串器。若用户需要，Mentor Graphics还可以支持Verilog-AMS，他补充道。
中立意见
Arpad Muranyi是英特尔的一位信号完整性工程师，也是IBIS最初的发起人之一。现在，Muranyi主持IBIS宏模型库工作小组的工作，对于这场持续不断的争论，他的态度不偏不倚。
工作小组开发出AMS库后，现在已经将这些库文件放在工作组的官方网站上，希望能对从事信号完整性设计的工程师提供帮助，不过许多工程师并不熟悉该语言。目前，该小组已经为电阻、电容、电感以及缓冲器算法等开发出许多基本AMS库文件。
“有了这些库，你就可以利用IBIS将一个复杂的电路整合在一起，整合后的模型能够处理带预加重和去加重的较为复杂的缓冲器，而之前IBIS根本无法处理这些问题。”Muranyi表示。
但是，考虑到IP加密和其它如FIR滤波器等更为复杂的功能，库文件还必须进行扩展以应对日益增多的问题。“另一方面，API的优势在于你不会受到AMS语言的约束。”Muranyi表示。不过，IBIS小组的目标是避免与任一家供应商的产品在技术上产生紧密关联，他补充道。
“IBIS委员会是把大家聚集在一起的公正的论坛。”Shah表示。
前景仍不明朗
问题虽然很清楚，但解决方案何时拍板却不得而知。工作小组仍在权衡两种提案的优劣。
“越快拿出方案越好，但我们并没有限定时间。”Muranyi说，“IBIS是建立在完全无偿工作的基础上，我们会尽量向前赶，但现在只能这么快了。”
Muranyi认为，IBIS工作小组最需要的是EDA行业更多的参与。
思科的Westerhoff对此也表示同意。“许多EDA供应商都为高速串行连接设计推出了成熟度各异的工具，但这些工具距离稳定性要求尚有相当距离。”他指出。
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