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NEC开发面向45nm工艺的Cu/Low-k布线技术

http://cn.newmaker.com 6/22/2006 10:12:00 AM 佳工机电网

NEC与NEC电子日前开发出了45nm（hp65）工艺的Cu/Low-k布线技术（演讲序号：14.1）。该技术适用于由栅长30nm的MOS FET构成的环状振荡电路，已实证了可在0.9V的电源电压下，工作于5GHz频率。

布线寄生电阻降低15％

此次两公司开发出的，是使用有效比介电常数（k值）为2.9的低介电（low-k）膜、过孔孔径和布线间距为70nm/140nm的Cu二重大马士革（Cu Dual Damascene）工艺。布线寄生电阻为85fF/mm，比65nm工艺时降低了15％。

该工艺的特点是，在布线层和过孔层分别使用蚀刻等加工特性不同的多孔低介电材料，取消了导致低介电膜的有效k值增高的蚀刻控制层。在根据成膜条件改变孔径及密度的低介电膜中，形成了布线层和过孔层。布线层的低介电膜使用的是两家公司在“2005 Symposium on VLSI Technology”发表的、称为“Molecular-Pore-Stacking（MPS）”的SiOCH基体材料。

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