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克服误差的SRAM电路技术纷纷亮相

http://cn.newmaker.com 6/22/2006 10:03:00 AM 佳工机电网

在“2006年超大规模集成电路会议（2006 Symposium on VLSI Circuits）”的Session 2“SRAM Cell Stabilities”上，为提高SRAM的动作容许误差范围而对存储单元电压、字线和位线进行控制的各种方式纷纷亮相。

近来伴随工艺微细化而出现的晶体管阀值电压误差的增大以及工作电压的降低，SRAM的动作容许误差范围也大大缩小。为解决这一问题的技术发表近期不断增多，此次学会更是为此类发表安排了一个分会。这也是SRAM电路技术人员向另一技术——混载DRAM和利用新材料内存取代SRAM的研究动向发起的一次反击。

其中，可明确描述SRAM动作容许误差范围的手法（Yamaoka构想)逐渐扩展到各厂商，在此分会的全部5项发表中，包括英特尔的发表在内共有3项引用了这一手法。Yamaoka构想就是指分别将横轴和纵轴与nMOS和pMOS的阀值相对应，使反向延伸的读取和写入的容许范围区域（Windows）可视化，工艺拐点（Process Corner）是否得当可以一目了然。可视化成为解决问题的基础。

向字线和位线施加脉冲

为了加大SRAM的动作容许误差范围，英特尔提出的方法是向字线和位线施加短脉冲，而不是使用多种电压（演讲序号：2.1）。如果是短脉冲的字线的话，由于是在存储单元内部电位变化之前关闭字线，所以可加大读取容许范围。另外，在字线形成之前，以短脉冲选择位线、将电位降低100～300mV左右，就能使得存储单元内部电位不会轻易发生变化。英特尔在公布基于65nm技术的模拟结果的同时，还利用90nm工艺试制芯片进行了确认。

松下电器产业和福冈工业大学的联合研究小组开发成功了加大双口SRAM容许范围的方法（演讲序号：2.2）。在“ISSCC 2005”会议上提出的、为加大写入容许范围而以列为单位降低电压的控制方法，无法适用于在同一个列中同时进行写入和读取操作的双口SRAM。为此，该小组提出了采用7晶体管结构及8晶体管结构的小单元，通过采用小单元对单元的接地电位和电源电位进行控制。该研究小组表示，采用65nm技术在0.9V电源电压下，读取和写入容许范围分别增大了45%和70%，同时还使用65nm工艺试制芯片进行了确认。

采用电压适应控制

日本金泽大学和神户大学联合开发出了在加大SRAM动作容许误差范围的同时，实现低耗电的方法。在给单元施加电压的时候，同时采用外部电源电压和可进行适应控制的内部电源电压（演讲序号：2.3）。利用东京大学大规模集成系统设计教育研究中心（VDEC）的多项目晶圆服务（shuttle service），对试制的90nm工艺64kbit芯片进行了详细的验证。试验证实可减少耗电30%。通过使用VDEC试制的芯片，可在大学里根据实测结果对微型MOS晶体管特性误差的解决方法进行研究。在此次发表中，发表人员虽然嘴上说是Yamaoka构想，但还是给它起了一个富有诗意的名字：Milky-Way（银河）构想。的确，工艺拐点形成的星座就像是漂浮在由容许范围曲线所形成的银河里一样。

IBM公布了在降低单元的写入电压的同时，如何在向相邻的半选择单元再写入时使受到读取干扰的单元稳定工作的方法（演讲序号：2.4）。写入容许范围的扩大采用了在ISSCC 2005会议上提出的降低单元电源电压的方法。IBM利用试制的64nm工艺的32Mbit芯片对效果进行了确认。单元面积为0.54μm2。

瑞萨科技发表了通过将访问晶体管的复制品接到字线上，降低写入时的字电压，在大电源电压范围内获得较大的读取容许范围（图1）（演讲序号2.5）的方法。另外，瑞萨科技还公布了对日立制作所和瑞萨科技在ISSCC 2005会议上共同提出的方式加以改进后，为了加大写入容许范围，在写入时将单元电源从主电源上切断，利用与由上层布线构成的电容之间的电荷区来有效降低电位的方法。发表的内容完成度很高，利用此技术，在基于65nm工艺技术的4Mbit SRAM模块中获得了良好的成品率。存储单元面积为0.494μm2。

电路技术和元件技术在继续发展

在半导体制造技术国际会议“2006 Symposium on VLSI Technology”上，东芝和索尼组成的联合研究小组表示，通过采用FUSI，可将阀值电压的偏差降低到10mV以下（演讲序号：12.3）。目前仍在从元件方面积极推进范围问题的解决。笔者认为，在微细化和低电压化不断发展的过程中，有了此次分会发表的专门用来解决范围问题的电路技术和元件技术，SRAM今后仍可能继续维持其SoC型（系统级芯片）主流内存的地位。

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