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NEC开发55nm CMOS技术 |
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| http://cn.newmaker.com
6/20/2006 9:53:00 AM
佳工机电网
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NEC电子和NEC日前开发出了55nm CMOS工艺技术（演讲序号：19.4）。在MOS FET栅绝缘膜中导入了high-k（高介电常数）材料，而在通道部分的硅膜中导入了应力，从而同时实现了便携终端等领域所要求的低耗电和高速运行。双方首次采用了液浸ArF曝光技术。
MOS FET栅绝缘膜材料采用了HfSiON。实际氧化膜厚度（EOT：effective oxide thickness）为1.85nm。通过采用high-k材料，可利用栅电极的工作函数控制阈值电压。过去，则利用通道部分的杂质浓度控制阈值电压。此时，在设置了高阈值电压的低耗电MOS FET中需要较高的杂质浓度，而由于载流子会受到杂质散射的影响，因此难以提高导通电流。通道部分的硅膜应力是利用STI（shallow trench isolation，浅沟道电离）、侧壁以及栅极正上方的SiN膜的形成工艺产生的。
通过上述2项措施，与65nm工艺MOS FET相比，nMOS和pMOS下分别将导通电流提高了22％和31％。在1.2V电压下工作时，在截止电流为20pA/μm的条件下，nMOS和pMOS的导通电流分别为525μA/μm和295μA/μm。在截止电流为3nA/μm的条件下，nMOS和pMOS的导通电流则分别为780μA/μm和400μA/μm。
两公司使用此次开发的CMOS技术试制了SRAM。存储单元面积为0.432μm2，作为性能指标的SNM（static noise margin，静态噪音容许度）在1.2V电压下为180mV，在0.8V电压下为130mV。
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