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Cadence协助创意、联电克服先进制程设计挑战 |
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| http://cn.newmaker.com
8/20/2013 11:07:00 AM
佳工机电网
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益华电脑 ( Cadence Design Systems)近日宣布两项成功合作案例，其一为设计服务业者创意电子(GUC)运用Cadence Encounter数位设计实现系统(Digital Implementation System，EDI)与Cadence Litho Physical Analyzer，成功地完成了20nm系统芯片(SoC)测试芯片的试产。此外晶圆代工大厂联电(UMC)已经采用Cadence “设计中(in-design)”与signoff DFM (design-for-manufacturing)流程，执行28nm设计的实体signoff与电子变异性最最优化。
Cadence与创意电子两家公司的工程师们密切合作，运用Cadence解决方案克服了设计实现与DFM验证的设计挑战。创意电子运用Cadence Encounter解决方案支援20nm布局与绕线流程中所有错综复杂的步骤，包括双重曝光元件库准备、布局、时脉树合成、保持固定(hold fixing)、绕线与绕线后最佳化。GUC 创意电子也运用Cadence Litho Physical Analyzer进行DFM验证，将20nm制程变异的不确定性转变成为可预测的影响，帮助缩短设计时程。
“我们选择Cadence益华电脑作为开发伙伴，因为他们在先进制程的成功已经获得大家公认。”GUC创意电子设计技术开发处处长曾智谋表示：“这个20nm SoC测试芯片在台积公司制程上试产成功，就是我们密切合作以及Cadence Encounter与DFM解决方案绝佳功能的直接成果。”
“随着客户纷纷移向20nm，他们面对着新的挑战，例如双重曝光与制程变异，大幅提高了风险。”Cadence益华电脑芯片实现事业群研发资深副总裁徐季平表示：“Cadence益华电脑以我们的设计实现和DFM验证工具克服了这些先进制程挑战。我们与伙伴们密切合作，验证这些新制程以降低风险，并且让客户能够满怀信心地轻松转移到20nm制程。”
而与联电合作的新流程，则解决了随机与系统良率问题，为客户提供另一个通过晶圆厂验证的28nm设计流程。这些新流程是与UMC联华电子合作开发的，融合业界顶尖的DFM预防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer (LEA)和Cadence Chemical-Mechanical Polishing Predictor (CCP)技术。
Cadence指出，在28nm和以下制程，精准地预测和自动修正DFM“热点”以缩短达成高良率目标所需的时间(time-to-yield)，是非常关键的。联电加入顶尖晶圆厂纷纷在Cadence DFM解决方案上进行标准化的阵容，大幅提高客户的生产力与良率。DFM signoff技术紧密地整合到Encounter 数位与Cadence Virtuoso? 客制/类比设计实现与sign-off解决方案中。
这套解决方案能为客户提供“一次设计即正确(correct-by-design)”的功能，建立微影、CMP和布局依赖效应之实体与参数影响的模型并加以分析，然后使设计实现最佳化，以纾解设计上的实体与电子变异，让使用者能够达到自己的量产前置时间(time-to-volume)目标。
“为了达成我们的上市前置时间目标，28nm的DFM解决方案必须提供低成本、精准的芯片预测能力以及高效能。”联电负责矽智财与设计支援的副总简山杰表示：“经过严格评估之后，Cadence DFM技术以其优异的实体和电子DFM分析特性而雀屏中选。现在，联华电子能够为客户的先进制程设计提供更佳的预测和更快速的周转时间。”
“在先进制程，试产之前预防可能的DFM热点与良率限制因素是非常重要的，才能够实现一次就成功(first-silicon success)与最高芯片良率。”Cadence益华电脑芯片实现事业群芯片Signoff与验证副总裁Anirudh Devgan表示：“我们与UMC联华电子紧密合作，不断地投资于能够强化我们在sign-off技术上领先地位的技术，例如为现在与未来制程提供具备DFM意识的设计实现流程。”
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